Redução de Falhas através da Reordenação do Código - Vieira, Petterson Luís de L. S.; Fernandes, Edil S. T. (Anais do Simpósio em Sistemas Computacionais de Alto Desempenho (SSCAD), 2002)
A diferença de velocidade entre a CPU e o sistema de memória tem aumentado continuamente nos últimos anos provocando considerável queda no desempenho dos processadores. Uma alternativa para reduzir essa queda consiste em organizar as instruções do código binário de modo que as falhas na "cache" de instruções sejam também reduzidas. Este artigo descreve a condução de experimentos para determinar, independentemente da entrada de dados, quais foram as instruções que sempre foram executadas e quais as que permanceram intocadas durante a integral execução dos programas inteiros do conjunto SPEC95. Os resultados produzidos por nossos experimentos são valiosos pois eles permitem posicionar inicialmente as instruções de um programa que será executado segundo um esquema que realiza o posicionamento de suas instruções dinamicamente. Dessa forma, a taxa de falhas na "cache" de instruções será reduzida e conseqüentemente, o desempenho do processador será aumentado.